【Xilinx】最后发表: 2023-11-09 19:18:55 by Meelin |
【Zynq】最后发表: 2020-03-07 20:44:38 by xbs2023 |
【开发工具与评估板】最后发表: 2020-02-27 19:22:39 by xbs2020 |
---|---|---|
【 生态系统与中间件】最后发表: 2020-03-08 11:19:03 by xbs2023 |
【活动与其他】最后发表: 2020-02-27 18:34:33 by xbs2020 |
【硬件优化】最后发表: 2022-07-14 17:01:32 by 许林彬 |
【软件智能】最后发表: 2020-02-27 19:35:33 by xbs2020 |
标题 | 作者 | 查看/回复 | 最后发表 |
---|---|---|---|
自己整理了一些介绍赛灵思DCM的使用方法的资料 | toeflsieasy | 1307/0 | 2015-08-04 22:56:31 by toeflsieasy |
发一个读取验证xilinx spartan 3a系列DNA的原码,加密用!给大家参考 | toeflsieasy | 1382/0 | 2015-08-04 22:41:56 by toeflsieasy |
基于MicroBlaze的系统构建步骤 | toeflsieasy | 1301/0 | 2015-08-04 22:39:17 by toeflsieasy |
Calibration of DAC from XILINX | 09120754 | 1092/0 | 2015-08-03 23:37:15 by 09120754 |
xilinx公司最新vivado与PlanAhead软件例子源代码 | 09120754 | 1443/0 | 2015-08-03 23:36:21 by 09120754 |
Xilinx 7系列 MIG for DDR3关于BL8的疑惑 | 09120754 | 1642/0 | 2015-08-03 23:33:43 by 09120754 |
一个项目工程,基于XINLINX FPGA的数据采集 | 09120754 | 1307/0 | 2015-08-03 23:26:33 by 09120754 |
关于对Xilinx Virtex-4 FPGA 的JTAG配置 | 09120754 | 1746/0 | 2015-08-03 23:23:08 by 09120754 |
关于xilinx ise生成fir滤波器系数重载的问题 | 100201452 | 1529/0 | 2015-08-02 20:59:32 by 100201452 |
xilinx SPARTAN6的时钟输出质量问题 | 100201452 | 1365/0 | 2015-08-02 20:58:03 by 100201452 |
Xilinx的IOBUFDS | 100201452 | 2533/0 | 2015-08-02 20:50:28 by 100201452 |
关于ddr3读写数据的问题 | 100201452 | 1330/0 | 2015-08-02 20:48:57 by 100201452 |
PC和xilinx fpga通过pcie通信的问题 | 100201452 | 1629/0 | 2015-08-02 20:48:07 by 100201452 |
xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束 | 100201452 | 2309/0 | 2015-08-02 20:46:52 by 100201452 |
关于XILINX SP6 MCB使用 调试经验分享 | scw0220 | 1624/0 | 2015-08-02 00:00:32 by scw0220 |
xilinx fifo ip核 empty信号出错 求指导 | scw0220 | 1466/0 | 2015-08-01 23:57:52 by scw0220 |
关于xilinx例化的DDR信号位宽的一些疑问 | scw0220 | 1278/0 | 2015-08-01 23:55:07 by scw0220 |
求助怎样用vcs和verdi联合仿真看中间变量 | scw0220 | 1602/0 | 2015-08-01 23:48:14 by scw0220 |
FPGA设计时,分配引脚输入信号无效怎么办 | scw0220 | 1469/0 | 2015-08-01 23:46:23 by scw0220 |
关于fpga实现高精度TDC | scw0220 | 1538/0 | 2015-08-01 23:09:11 by scw0220 |
vcs的激励时钟停止翻转? | scw0220 | 1466/0 | 2015-08-01 23:07:20 by scw0220 |
SystemVerilog高手看过来。怎样将generate语句产生的一组interface传到program里。 | jjjjjjjjkkk | 1465/1 | 2015-07-31 23:24:46 by SCOFEEL |
我感觉有很多现成的IP,那数字IC前端主要做哪些工作 | jjjjjjjjkkk | 1390/1 | 2015-07-31 23:24:23 by SCOFEEL |
xilinx 的IP核Tri-Mode Ethernet MAC v4.5使用 | jjjjjjjjkkk | 5516/0 | 2015-07-31 23:22:27 by jjjjjjjjkkk |
关于xilinx例化的DDR信号位宽的一些疑问 | jjjjjjjjkkk | 1360/0 | 2015-07-31 23:20:05 by jjjjjjjjkkk |
modelsim编译xilinx库文件 | jjjjjjjjkkk | 1253/0 | 2015-07-31 23:10:43 by jjjjjjjjkkk |
使用compxlib命令编译Xilinx的ModelSim仿真库 | jjjjjjjjkkk | 1658/0 | 2015-07-31 22:31:12 by jjjjjjjjkkk |
Xilinx ISE中的DCM的使用 | abgh668 | 1696/0 | 2015-07-30 23:19:56 by abgh668 |
XILINX FPGA的时序约束总结 | abgh668 | 1878/0 | 2015-07-30 22:57:00 by abgh668 |
学习笔记-Xilinx AXI4总线 | abgh668 | 8916/0 | 2015-07-30 22:55:40 by abgh668 |
Vivado高效设计案例——Vivado+SDK实现MP3播放 | abgh668 | 2335/0 | 2015-07-30 22:52:37 by abgh668 |
Adam Taylor玩转MicroZed系列67:AXI DMA II | abgh668 | 1575/0 | 2015-07-30 22:46:57 by abgh668 |
SmartConnect:UltraScale+的内部连接设计自动化,节省20%到30%的系统空间和功耗 | abgh668 | 1344/0 | 2015-07-30 22:41:18 by abgh668 |
Adam Taylor玩转MicroZed系列68:AXI DMA Ⅲ,软件部分 | iamacb1 | 1392/0 | 2015-07-29 23:44:34 by iamacb1 |
MicroZed开发板笔记,第70部分:约束——时序介绍以及时钟定义 | iamacb1 | 1490/0 | 2015-07-29 23:35:15 by iamacb1 |
MicroZed开发板笔记,第70部分:约束——时序关系和避免亚稳态义 | iamacb1 | 1304/0 | 2015-07-29 23:34:24 by iamacb1 |
Adam Taylor玩转MicroZed系列73:用其他的Zynq-Based的板子来工作 | iamacb1 | 1305/0 | 2015-07-29 23:33:04 by iamacb1 |
Adam Taylor玩转MicroZed系列74:物理约束 | iamacb1 | 1358/0 | 2015-07-29 23:32:04 by iamacb1 |
Adam Taylor玩转MicroZed系列第78部分:Zynq SoC以太网第二部分 | zhizihua209 | 1822/0 | 2015-07-27 23:52:45 by zhizihua209 |
Adam Taylor玩转MicroZed系列第80部分:LWIP栈配置 | zhizihua209 | 1573/0 | 2015-07-27 23:50:55 by zhizihua209 |