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ML605 电源管理模块出错 xilinx论坛 474/1 2018-08-13 09:11:56
by xiachongrongdr
求助:K7的JTAG接口下载程序报CRC错误。 wangming169 9344/2 2018-08-13 08:50:17
by xiachongrongdr
Zynq 7020 无法启动 【Q & A】 liumiao199012 98/2 2018-08-13 08:32:21
by xiachongrongdr
专业维修Xilinx FPGA开发板 xiachongrongdr 239/3 2018-08-13 08:29:30
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spartan6系列FPGA简介,英文手册+中文翻译 lidonglei1 12936/102 2018-08-11 19:37:35
by gulong123
(电子书)Verilog HDL程序设计与实践(云创工作室)(Xilinx大学合作指定教材) dreamjsc 15305/216 2018-08-11 17:40:40
by gulong123
system generator--教你如何在MATLAB中设计Xilinx FPGA系统 dreamjsc 25146/308 2018-08-11 17:34:45
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FPGA视频教程大全(5块钱买的) 精华 keil001 88341/952 2018-08-05 15:53:57
by dautoudg
FPGA数字电子系统设计与开发实例导航+光盘源程序(RS232、USB、VGA、以太网) shun333 25443/351 2018-08-05 15:47:10
by dautoudg
Vivado使用误区与进阶 【Q & A】 xilinx论坛 4711/8 2018-07-26 08:17:46
by shinco3006
vivado综合后DSP消耗为什么一直显示为 0 【Q & A】 Big13fish 146/0 2018-07-25 09:12:57
by Big13fish
怎么改变FPGA向ARM发出的中断方式?默认貌似是高电平触发,想做成上升沿? zhizihua209 584/2 2018-07-16 22:41:20
by li52551578
想在cpu1上使用pl-ps中断,请问用spi的还是ppi的中断? simonmao8385 487/2 2018-07-16 22:37:35
by li52551578
ise使用指南(完整版) zhangmengkid 6912/55 2018-07-13 21:22:57
by ljke
数字钟Verilog程序 dreamjsc 9938/93 2018-07-04 09:58:03
by zuonietaishen
zynq原理图分享 forele 15271/126 2018-06-05 10:01:04
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软件无线电原理与应用(杨小牛等著) dreamjsc 6664/49 2018-06-02 16:05:04
by jiang472318459
Xilinx官方开发板原理图工具 Danieliu335 196/0 2018-05-24 10:20:11
by Danieliu335
明德扬视频分享--点拨FPGA课程 100多个案例免费学 chunfen2634 6251/3 2018-05-23 21:12:49
by mycherrys9
关于SDx中硬件加速的问题,求大神帮忙! 【Q & A】 幻夜幽莺 169/0 2018-05-10 09:05:04
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ZC706 VADJ电压选择问题 【Q & A】 kiskydiac 506/1 2018-05-04 17:18:44
by xiachongrongdr
求一份ZC706开发板的资料 silenceF 602/2 2018-05-04 17:16:51
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XC7A50T 各bank电压对地电阻不同 【Q & A】 cnszdz 265/1 2018-05-04 16:34:26
by xiachongrongdr
XILINX产品需求供应 【Q & A】 liqin666888 677/2 2018-04-29 11:10:27
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新人报道,请多多关照! 低调cj 160/0 2018-04-16 15:32:32
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基于Microblaze的经典设计汇总,提供软硬件架构、流程、算法 himalaya0604 7666/10 2018-03-28 18:01:36
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xilinx的以太网sgmi,的ip核,自己总是复位,哪位大神遇到过 李大家 216/0 2018-03-20 21:18:44
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用FPGA能产生1nS的脉冲吗? JohnZDeng 341/0 2018-03-06 16:41:21
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Xilinx的综合技术高级篇 czh306 810/4 2018-02-23 17:38:28
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请教下Xilinx器件的数据表中如何换算得到D触发器的数量 bucker 441/0 2018-01-24 18:26:56
by bucker
更改app1052逻辑,读bar0的数据为0xFFFFFFFF huanghuan99999 629/1 2018-01-06 16:19:59
by huanghuan99999
【求助】debussy编译vivado的ip核报错Actual for formal wea is not a signal zhanyue1 493/0 2017-12-29 10:37:53
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DDR3 ip的RTL代码移植,vivado与ise版本是否可直接移植 bobo930805 548/0 2017-12-26 14:59:08
by bobo930805
spartan 6 输入时钟倍频后接bufpall,综合place&route通不过 cuirukai 436/1 2017-12-26 11:03:41
by cuirukai
时序 xilinx论坛 618/1 2017-12-25 11:26:17
by wu662316
使用 Virtex-5 FPGA 器件实现 DDR SDRAM 控制器(中文版) Rancho 1381/2 2017-12-06 09:46:38
by 深蓝2012
AXI quad SPI 使用相关问题 YueBob 1361/2 2017-11-27 12:13:59
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串口驱动和Xilinx JTAG线驱动 树临风 2271/11 2017-11-23 20:38:27
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Xilinx时序约束培训教材 himalaya0604 899/1 2017-11-19 22:01:09
by heart小十一
一小批XILINX高端开发板,芯片完好,功能正常,当二手IC卖: stpx 583/0 2017-11-04 11:30:39
by stpx
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