FPGA设计时，分配引脚输入信号无效怎么办

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scw0220

最后登陆时间：2015-01-13 22:03:44

直达楼层
1^# 发表于 2015-08-01 23:46:23

我用lattice diamond 软件做的设计，到后面要分配引脚时老出错，提醒输入信号 unconnected,所以输入信号都这样，只有输出信号怎么办

我把源文件调出来，重新建一个工程还是一样出问题，输入信号没办法出来[img]

我设计时Synplify可以过，translate 是有过，但是有提示Running milestone "Translate" failed，Spreadsheet时，输入信号还是一样调不出来

输入信号全部是 no load，怎么办，求哪位大侠出来解救啊

此帖由scw0220于2015-08-01 23:47:23最后编辑

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