Xilinx子分类
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Xilinx
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| 封装IP核 | zsy5460 | 1321/2 | 2012-10-11 18:15:00 by HXW718059156 |
| 基于verilog的二-十进制转换器（BCD转换器）实现 | dreamjsc | 4475/2 | 2012-10-05 09:18:39 by kobe1941 |
| [分享]几篇FPGA关于信号很好的论文，需要的看下 | dayao67 | 1994/4 | 2012-10-03 06:13:36 by bks1987 |
| Spartan 3E开发板上的ADC程序专帖 | Jason_Zhang | 5495/21 | 2012-09-19 10:06:40 by dxyshuni |
| 网卡指示灯不亮 | 502593045 | 2621/8 | 2012-09-15 13:31:46 by anmko |
| virtex-5 PLL_ADV警告 | gxiaob | 2050/1 | 2012-09-13 16:18:42 by zyz013920 |
| DDR2读数据方式选择 | gxiaob | 1794/4 | 2012-09-12 14:18:35 by 花花1098 |
| ise综合问题 | zhrscut | 1951/2 | 2012-08-31 21:42:54 by HXW718059156 |
| 取得优先权 - 将您的设计尺寸缩小 50% | Rancho | 1488/3 | 2012-08-23 14:36:37 by dai189 |
| FIR compiler 是否可以产生多频率滤波器 | lindajillduan | 1892/2 | 2012-08-23 09:44:41 by lindajillduan |
| 关于verilog中的#的疑问 | 502593045 | 2250/6 | 2012-08-16 17:30:12 by HXW718059156 |
| 关于数字解调的一些问题，求助 | fenglema | 114/0 | 2012-07-31 10:54:15 by fenglema |
| Xilinx ISE Design Suite10.x FPGA开发指南:逻辑设计篇 | gxb2525775 | 1691/0 | 2012-07-30 22:34:05 by gxb2525775 |
| 基于V5的PCI-E数据采集疑问，求解答 | zengmouzm | 2306/7 | 2012-07-19 11:21:53 by 少将师长 |
| Atlys Spartan-6 FPGA 开发板原理图（原厂光盘资料）4 | terryno | 2044/2 | 2012-07-19 11:11:25 by 少将师长 |
| 关于xilinx pci 32bit总线的IP核 | heiyux | 2048/2 | 2012-07-18 10:58:45 by andylcy |
| 采用分区技术的增量设计重用（中文版） | Rancho | 1658/3 | 2012-07-18 10:37:48 by andylcy |
| FPGA设计经验总结 | jianxiawz | 1620/2 | 2012-07-17 23:12:08 by 林枫 |
| 基于FPGA的自动驾驶仪 | woaishuishou | 1696/3 | 2012-07-11 12:55:32 by winthony |
| 大神求解！时序性能问题 | lidonglei1 | 1876/5 | 2012-07-09 18:12:44 by antonine |
| verilog HDL语法警告 | 502593045 | 2413/1 | 2012-06-29 21:13:16 by 502593045 |
| 关于ISE顶层模块调用子模块时钟问题 | haoxin2010 | 3127/0 | 2012-06-27 22:13:54 by haoxin2010 |
| 高速 XC9500XL 设计计划 | Rancho | 1602/2 | 2012-06-19 11:48:59 by 指数名家专栏 |
| 利用 2.1i 版软件约束 Virtex 设计 | Rancho | 1589/0 | 2012-06-19 11:28:54 by Rancho |
| 一个设计高速度XC9500XV的规划 | Rancho | 1483/0 | 2012-06-19 11:28:07 by Rancho |
| 利用 CoolRunner-II CPLD 进行高速设计 | Rancho | 1673/0 | 2012-06-19 11:25:22 by Rancho |
| 一个3/4/5/6X路对200 Mb / s到1000 Mb / s串行接口的单频正弦信号电路 | Rancho | 1534/0 | 2012-06-19 11:24:35 by Rancho |
| 高级 ChipSync 应用 | Rancho | 1637/0 | 2012-06-19 11:21:56 by Rancho |
| 利用数控阻抗:信号完整性和功耗的考虑 | Rancho | 1492/0 | 2012-06-19 11:13:21 by Rancho |
| 加速系统设计需要高密度的连接与有针对性的参考设计 | Rancho | 1383/0 | 2012-06-19 11:06:42 by Rancho |
| 使用 2.1i 版 Xilinx 设计管理器和流程引擎 (DMFE) | Rancho | 1481/0 | 2012-06-19 10:51:05 by Rancho |
| 2.1i 版 FPGA 编辑器 | Rancho | 1374/0 | 2012-06-19 10:50:20 by Rancho |
| 2.1i 版布局规划器支持 Virtex FPGA | Rancho | 1483/0 | 2012-06-19 10:49:26 by Rancho |
| 利用 6.2i 布局规划器创建 RPM | Rancho | 1590/0 | 2012-06-19 10:48:39 by Rancho |
| PACE 实现前的管脚布局创建 | Rancho | 1528/0 | 2012-06-19 10:47:53 by Rancho |
| 利用 Virtex-4 EasyPath FPGA 的“在系统 ECO”功能 | Rancho | 1578/0 | 2012-06-19 10:47:03 by Rancho |
| 反思自己的数百万的门级fpga的验证策略 | Rancho | 1480/0 | 2012-06-19 10:24:59 by Rancho |
| 与 Synplicity 和 Exemplar 的交叉探测 | Rancho | 4802/0 | 2012-06-19 10:22:56 by Rancho |