各位大神，我刚开始使用ISE，我写了一个串口程序，使用VHDL语言，分别写了发送模块和接收模块，每个模块单独仿真时序都对，当我用一个顶层模块调用的时候，因为两个模块都有时钟输入管脚，我将两个管脚赋给相同的clk，此时编译出错说是iobuffer啥的，我在网上查了，按照相应的结果我去掉了编译选项的 add io buffer综合通过，但是布线时候提示错误，说是没有经过buffer就将时钟clk连接到了两个模块上了，请问怎样处理呢？谢谢


关键词：关于    顶层    模块    调用    时钟    问题