关于verilog中的#的疑问

[您是本帖的第2105位阅读者]

502593045

我是GG: 高级会员

最后登陆时间：2015-01-28 15:14:39

直达楼层
1^# 发表于 2012-07-27 21:46:35

请教个问题：#这个东西不能综合，为什么几大FPGA厂商的官方例程中却经常出现？
例如：
// counter
always @(posedge clock or negedge rst_l)
    if (!rst_l)
        cntr <= #1 8'b0;
    else if (scl_cnt_en)
        cntr <= #1 cntr + 1;
    else
        cntr <= 8'b0;

我只是在写testbench做仿真的时候用到，在编写要编译下载的代码的时候从来不用这个的。

关键词：关于 verilog 中的疑问

中华小虾。

RE: 关于verilog中的#的疑问

winthony

我是GG: 高级会员

最后登陆时间：2014-12-10 11:58:59

2^# 发表于 2012-07-27 23:10:42

仿真的时候用，实际芯片综合的时候会忽略掉。仿真的时候用这些可以让程序更好阅读吧

RE: 关于verilog中的#的疑问

502593045

我是GG: 高级会员

最后登陆时间：2015-01-28 15:14:39

3^# 发表于 2012-07-28 16:13:43

哦。谢谢啊。。我还学的不深，无法领会其中的奥妙。

中华小虾。

RE: 关于verilog中的#的疑问

孑然儿

我是GG: 高级会员

最后登陆时间：2014-12-23 09:39:11

4^# 发表于 2012-07-29 08:44:20

确然如此的，testbench中表示延时，代码中不用的

孑然儿。

RE: 关于verilog中的#的疑问

antonine

我是GG: 高级会员

最后登陆时间：2015-01-29 00:13:05

5^# 发表于 2012-07-29 11:34:48

一般讲语言类的书上都会讲到吧

RE: 关于verilog中的#的疑问

502593045

我是GG: 高级会员

最后登陆时间：2015-01-28 15:14:39

6^# 发表于 2012-08-12 22:45:43

有个回答我觉得比较专业好理解些：为了方便仿真的时候能更真实的模拟操作

中华小虾。

RE: 关于verilog中的#的疑问

HXW718059156

我是GG: 高级会员

最后登陆时间：2015-01-15 19:53:15

7^# 发表于 2012-08-16 17:30:12

只有在仿真时，#指定的延迟才有意义，其为不可综合语言

http://lxr.free-electrons.com/。

论坛分类