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|---|---|---|---|
| 关于xilinx ise生成fir滤波器系数重载的问题 | 100201452 | 1528/0 | 2015-08-02 20:59:32 by 100201452 |
| xilinx SPARTAN6的时钟输出质量问题 | 100201452 | 1365/0 | 2015-08-02 20:58:03 by 100201452 |
| Xilinx的IOBUFDS | 100201452 | 2533/0 | 2015-08-02 20:50:28 by 100201452 |
| 关于ddr3读写数据的问题 | 100201452 | 1330/0 | 2015-08-02 20:48:57 by 100201452 |
| PC和xilinx fpga通过pcie通信的问题 | 100201452 | 1629/0 | 2015-08-02 20:48:07 by 100201452 |
| xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束 | 100201452 | 2309/0 | 2015-08-02 20:46:52 by 100201452 |
| 关于XILINX SP6 MCB使用 调试经验分享 | scw0220 | 1624/0 | 2015-08-02 00:00:32 by scw0220 |
| xilinx fifo ip核 empty信号出错 求指导 | scw0220 | 1466/0 | 2015-08-01 23:57:52 by scw0220 |
| 关于xilinx例化的DDR信号位宽的一些疑问 | scw0220 | 1278/0 | 2015-08-01 23:55:07 by scw0220 |
| 求助怎样用vcs和verdi联合仿真看中间变量 | scw0220 | 1602/0 | 2015-08-01 23:48:14 by scw0220 |
| FPGA设计时，分配引脚输入信号无效怎么办 | scw0220 | 1469/0 | 2015-08-01 23:46:23 by scw0220 |
| 关于fpga实现高精度TDC | scw0220 | 1538/0 | 2015-08-01 23:09:11 by scw0220 |
| vcs的激励时钟停止翻转？ | scw0220 | 1466/0 | 2015-08-01 23:07:20 by scw0220 |
| SystemVerilog高手看过来。怎样将generate语句产生的一组interface传到program里。 | jjjjjjjjkkk | 1465/1 | 2015-07-31 23:24:46 by SCOFEEL |
| 我感觉有很多现成的IP，那数字IC前端主要做哪些工作 | jjjjjjjjkkk | 1390/1 | 2015-07-31 23:24:23 by SCOFEEL |
| xilinx 的IP核Tri-Mode Ethernet MAC v4.5使用 | jjjjjjjjkkk | 5516/0 | 2015-07-31 23:22:27 by jjjjjjjjkkk |
| 关于xilinx例化的DDR信号位宽的一些疑问 | jjjjjjjjkkk | 1360/0 | 2015-07-31 23:20:05 by jjjjjjjjkkk |
| modelsim编译xilinx库文件 | jjjjjjjjkkk | 1253/0 | 2015-07-31 23:10:43 by jjjjjjjjkkk |
| 使用compxlib命令编译Xilinx的ModelSim仿真库 | jjjjjjjjkkk | 1656/0 | 2015-07-31 22:31:12 by jjjjjjjjkkk |
| Xilinx ISE中的DCM的使用 | abgh668 | 1695/0 | 2015-07-30 23:19:56 by abgh668 |
| XILINX FPGA的时序约束总结 | abgh668 | 1877/0 | 2015-07-30 22:57:00 by abgh668 |
| 学习笔记-Xilinx AXI4总线 | abgh668 | 8916/0 | 2015-07-30 22:55:40 by abgh668 |
| Vivado高效设计案例——Vivado+SDK实现MP3播放 | abgh668 | 2335/0 | 2015-07-30 22:52:37 by abgh668 |
| Adam Taylor玩转MicroZed系列67：AXI DMA II | abgh668 | 1575/0 | 2015-07-30 22:46:57 by abgh668 |
| SmartConnect：UltraScale+的内部连接设计自动化，节省20%到30%的系统空间和功耗 | abgh668 | 1343/0 | 2015-07-30 22:41:18 by abgh668 |
| Adam Taylor玩转MicroZed系列68：AXI DMA Ⅲ,软件部分 | iamacb1 | 1391/0 | 2015-07-29 23:44:34 by iamacb1 |
| MicroZed开发板笔记，第70部分：约束——时序介绍以及时钟定义 | iamacb1 | 1489/0 | 2015-07-29 23:35:15 by iamacb1 |
| MicroZed开发板笔记，第70部分：约束——时序关系和避免亚稳态义 | iamacb1 | 1304/0 | 2015-07-29 23:34:24 by iamacb1 |
| Adam Taylor玩转MicroZed系列73：用其他的Zynq-Based的板子来工作 | iamacb1 | 1304/0 | 2015-07-29 23:33:04 by iamacb1 |
| Adam Taylor玩转MicroZed系列74：物理约束 | iamacb1 | 1357/0 | 2015-07-29 23:32:04 by iamacb1 |
| Adam Taylor玩转MicroZed系列第78部分：Zynq SoC以太网第二部分 | zhizihua209 | 1822/0 | 2015-07-27 23:52:45 by zhizihua209 |
| Adam Taylor玩转MicroZed系列第80部分：LWIP栈配置 | zhizihua209 | 1573/0 | 2015-07-27 23:50:55 by zhizihua209 |
| Adam Taylor玩转Microzed系列第81部分：简单通信接口 | zhizihua209 | 5930/0 | 2015-07-27 23:49:39 by zhizihua209 |
| 基于FPGA的OpenCL数据中心服务器移除开发障碍 | zhizihua209 | 1590/0 | 2015-07-27 23:30:48 by zhizihua209 |
| Adam Taylor玩转MicroZed系列第83部分：简单通信接口Ⅲ | zhizihua209 | 1609/0 | 2015-07-27 23:26:56 by zhizihua209 |
| 赛灵思FPGA在多用户MIMO参考设计中的实时处理起关键作用 | SCOFEEL | 1361/0 | 2015-07-26 23:57:56 by SCOFEEL |
| spartan6上电配置时，IO管脚的状态？ | himalaya0604 | 1350/1 | 2015-07-26 23:53:47 by SCOFEEL |
| Spartan6并行配置问题 | himalaya0604 | 1375/1 | 2015-07-26 23:52:07 by SCOFEEL |
| 求助xilinx virtex-6电源问题 | himalaya0604 | 1127/0 | 2015-07-26 23:43:15 by himalaya0604 |
| Spartan 6 Jtag下载出问题 | himalaya0604 | 1452/0 | 2015-07-26 23:42:11 by himalaya0604 |