Xilinx|
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关于xilinx例化的DDR信号位宽的一些疑问
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scw0220
最后登陆时间：2015-01-13 22:03:44 |
我用xilinx例化了一个DDR控制器，用户接口的信号位宽一直算不对。比如app_af_addr[30:0]，但是bank_width, col_width和row_width加起来也没有31。这是为什么？
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