xilinx SPARTAN6的时钟输出质量问题

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版主: 51FPGA

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xilinx SPARTAN6的时钟输出质量问题

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100201452

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最后登陆时间：2015-01-13 22:06:31

直达楼层
1^# 发表于 2015-08-02 20:58:03

输出时钟频率为200Mhz，高电平只有2V，低电平有1V，时钟输出已经配置为ODDR2，也采用了REG类型，电平就是达不到要求，管脚配置为NET "vout_pclk" LOC = A8 | IOSTANDARD = "LVCMOS33" | OUT_TERM = UNTUNED_50; 去掉输出内部端接50R，现象一样，求助大家了！

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