一般找不到100M或200M的晶振，高频晶振通过管脚输入质量也不好。
所以都是用低频时钟过DCM产生的。

可以参考Xilinx或Altera的DDRII的板子的设计

Xilinx的ML506板卡上的设计就是通过外部供给的，用25M晶振由一个内置VCO的时钟芯片产生200MHz时钟供给FPGA。
不过我想，由FPGA内部产生的200MHz应该也可以吧。。。

主要我担心的是：
       在MIG中选了使用DCM和PLL了，所以其他很多DDRII核用到的时钟都在内部直接使用DCM产生，所以生成的核在外部接口上就没有他们，但惟独这两个系统时钟是要外部输入的，在MIG的datasheet上的时钟部分说，用户必须提供这两个时钟，如果在MIG里没有选使用DCM和PLL，那么用户需要提供所有DDRII用到得时钟，
      所以我就想，如果它能直接用DCM的话，那么为什么还要单单列出来呢。。。

MIG的datasheet我还没看过。不过我的理解是，mig中应该只使用了单级dcm，而dcm的频率生成范围是有限的，对低频的系统时钟，单级dcm还不能产生200M的输出，而mig中使用多个dcm来产生200M的时钟的话，对资源会是一种巨大的浪费，所以就将200M的时钟交给外部来供给。
再换一个角度，对生成的mig核，200M的时钟不管是专用时钟芯片提供的还是由FPGA内其它dcm提供的，对它来说不都是一个外部输入么，没什么区别
个人见解，仅供参考

100M的晶振是有的，我使用的系统时钟就是100M的有源晶振提供的
200M的没查过，也该有吧

哦~，DCM有这个区别，刚开始接触xilinx，我没有实际用过它
你的说法有道理，都是外部时钟输入，
不过我又担心它会报错说不能这么使用，以前设计ALTERA的时候就碰到过一些我认为可以，但编译通不过的，
等设计完成之后我先研究一下MIG，先把设计做出来编译一下看再投板就可以了，非常感谢你的回答。

呵呵，我是用pll的，代替DCM，可以对晶振直接倍频上去。另外再用一个pll产生那个200MHz的时钟，比较节省硬件资源，得到的效果也不错。
对于你板子布线的问题可以先画好pcb，再根据你的io分配写个IO的约束文件，用MIG的updata，就可以获得与你的IO管脚分配一致的约束文件和程序了。
我也是刚刚做过DDR2的，呵呵

哦~ 那就是只用设计一个50MHz左右的晶振供个时钟就可以了
MIG还有update管脚功能的啊，这个好，我去找找去，谢谢啊，以后有问题还要请教一下你

是有两个差分时钟

请教一下，ddr2的MIG如果不使用DCM是不是必须提供DDR2的控制器的四个时钟信号，我记得有175MHz，90°相位的175MHz，还有一个200MHz的；是通过V5板上系统时钟100MHz提供的，再经过两级DCM级联得到175的不同相位的时钟和一个350MHz的时钟，还有第一级的200MHz，然后作为DDR2控制器的时钟输入。
   input                                    clk0,
   input                                    clk90,
   input                                    clkdiv0,
       这三个时钟的功能能解释一下吗？有点盲目，因为是在别人设计初始化完成下继续设计接口的，但是读写不正确就只好对原来的初始化设计进行研究，谢谢！
      不管输入的时钟频率多高，都可以完成初始化的吧？我现在理解应该是这样的，但是我原来在别人基础上设计一个接口（读写错误，只好把原来的设计进行检查），就局限于原来的设计了，当然刚开始也不明白！
     但是要求设计的存储的数据只有50MHz，所以刚开始在原来设计的175MHz的输入时钟下进行调试，还没有考虑到不同时钟下的转换。现在看来应该可以根据设计来改变输入的时钟频率了，是不是这样子？
Interface Parameters :
          Frequency          : 300
          Data Width         : 72
          Depth              : 1
          Row Address        : 14
          Column Address     : 10
          Bank Address       : 2
          Data Mask          : 1
          ECC                : ECC Disabled
对于DCM内部提供的，也就是只需要提供一个200MHz的时钟和操作时钟吧？