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版主: 51FPGA

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RE: 请问一下关于XILINX里MIG的使用

Jason_Zhang
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最后登陆时间：2015-01-20 09:30:43
11# 发表于 2010-04-20 01:05:20
heiyux的原帖
嗯 明白了，谢谢斑竹
Jason_Zhang的原帖
嗯，不客气。你可以试试看。要是有问题，再讨论
heiyux的原帖
好的，呵呵，我的板卡还在布板设计阶段

哦，那就好。那最好还是按照MIG的分配来布板吧，免得改约束

哥研究的不是寂寞，是DPD。

RE: 请问一下关于XILINX里MIG的使用

becoll
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最后登陆时间：2013-07-26 21:02:47
12# 发表于 2010-04-20 08:49:27
目前的板子上也设计了这个模块，还没调到这里来

酒舞至尊。

RE: 请问一下关于XILINX里MIG的使用

jackwang
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最后登陆时间：2015-01-29 08:45:11
13# 发表于 2010-04-20 10:39:39
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

慢慢来，遇到问题能够解决，这是我们高兴看到的

EEPW网站管理咨询QQ：494519796。

RE: 请问一下关于XILINX里MIG的使用

Jason_Zhang
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14# 发表于 2010-04-20 12:34:36
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

你是在设计嵌入式CPU吗？
51的，还是ARM？

哥研究的不是寂寞，是DPD。

RE: 请问一下关于XILINX里MIG的使用

heiyux
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最后登陆时间：2015-01-22 10:54:26
15# 发表于 2010-04-20 12:35:38
heiyux的原帖
嗯 明白了，谢谢斑竹
Jason_Zhang的原帖
嗯，不客气。你可以试试看。要是有问题，再讨论
heiyux的原帖
好的，呵呵，我的板卡还在布板设计阶段
Jason_Zhang的原帖
哦，那就好。那最好还是按照MIG的分配来布板吧，免得改约束

昨天我研究了一下MIG生成的引脚分配，发现它的分配规则是由你选择的bank的第一个引脚开始，按dq0，dq1，…顺序往下排的，引脚的顺序呢是根据其差分引脚名的顺序走的，比如IO_L0P_11是bank11的第一个，IO_L0N_11是第二个，IO_L1P_11是第三个……
这样的话很不容易布线，所以我还是不按其做了。

RE: 请问一下关于XILINX里MIG的使用

heiyux
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16# 发表于 2010-04-20 12:37:49
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？

RE: 请问一下关于XILINX里MIG的使用

becoll
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最后登陆时间：2013-07-26 21:02:47
17# 发表于 2010-04-20 13:04:39
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来
heiyux的原帖
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？

恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求这么高的系统时钟。
我的这个模块近期内还不能调，也许以后还要向你这个先行者请教呢，呵呵

酒舞至尊。

RE: 请问一下关于XILINX里MIG的使用

becoll
我是GG
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18# 发表于 2010-04-20 13:11:53
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来
Jason_Zhang的原帖
你是在设计嵌入式CPU吗？
51的，还是ARM？

不是的，只是把它当个数据缓存用用。不过最近的开发中也用到了类似cpu的思想，蛮有意思的，搞嵌入式开发目前对我来说难度比较大，还需要历练，呵呵

酒舞至尊。

RE: 请问一下关于XILINX里MIG的使用

heiyux
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19# 发表于 2010-04-20 23:41:28
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来
heiyux的原帖
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？
becoll的原帖
恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求这么高的系统时钟。
我的这个模块近期内还不能调，也许以后还要向你这个先行者请教呢，呵呵

呵呵，到时候一起讨论
我刚开始做XILINX，以前做的是ALTERA的
你的意思是DDRII模块两个系统时钟在外围硬件上只设计了模块操作频率的那个系统时钟，而供到idelay_ctrl的那个高频系统时钟硬件上不设计，在程序里使用DCM供给是么？

RE: 请问一下关于XILINX里MIG的使用

becoll
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最后登陆时间：2013-07-26 21:02:47
20# 发表于 2010-04-21 08:30:04
becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来
heiyux的原帖
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？
becoll的原帖
恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求这么高的系统时钟。
我的这个模块近期内还不能调，也许以后还要向你这个先行者请教呢，呵呵
heiyux的原帖
呵呵，到时候一起讨论
我刚开始做XILINX，以前做的是ALTERA的
你的意思是DDRII模块两个系统时钟在外围硬件上只设计了模块操作频率的那个系统时钟，而供到idelay_ctrl的那个高频系统时钟硬件上不设计，在程序里使用DCM供给是么？

是的。系统时钟一般情况有一个就够了，而且最好不要太高。ddr需要的时钟较多，都通过dcm产生好了。而且万一你的设计代码跑不到200M，还要把系统时钟往下降，多麻烦。

酒舞至尊。
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