请问一下关于XILINX里MIG的使用

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heiyux

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1^# 发表于 2010-04-15 23:53:10

我使用XINLINX的V5芯片LX110T设计DDRII的SODIMM接口，在MIG手册上可以看到MIG有支持一些SODIMM的型号，但是在我的ISE11.1里的MIG3.0中没有SODIMM的选择，只有RDIMM，不知道怎么回事。用同学机子上的ISE10.1，在ISE中新建IPCORE选MIG也没有SODIMM，只有RDIMM，但使用core generator里新建MIG就可以选到SODIMM了，不过可选择的型号也没有MIG手册上写的V5支持的那么多。不知道这是什么原因，大家有没有用过的。

另外，MIG中关于DDRII还需要两个系统时钟，一个是给DDRII的控制及操作的时钟，另一个是200MHz的时钟供到idelay_ctrl 的，还需要分配到FPGA的系统时钟BANK，不懂这个时钟是什么用的，我在设计的时候板子上还必须要有一个200MHz的时钟供到系统时钟BANK吗？

望用过的兄弟帮帮忙，谢谢先~~

关键词：请问一下关于 XILINX 使用

RE: 请问一下关于XILINX里MIG的使用

heiyux

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2^# 发表于 2010-04-16 22:54:41

谢谢大家，
再问一下版主Jason_Zhang，你在用Spartan 3的时候，生成的DDRII接口里有没有两个系统时钟？其中一个就是200MHz的，MIG还给其分配引脚，且只能放在系统时钟bank。谢谢~

RE: 请问一下关于XILINX里MIG的使用

heiyux

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3^# 发表于 2010-04-17 22:23:23

heiyux的原帖

谢谢大家，
再问一下版主Jason_Zhang，你在用Spartan 3的时候，生成的DDRII接口里有没有两个系统时钟？其中一个就是200MHz的，MIG还给其分配引脚，且只能放在系统时钟bank。谢谢~

Jason_Zhang的原帖
好像只有一个时钟，MIG内部会用DCM做时钟处理的。
是会给分配引脚，最好按它分配的做，不然自己要改约束，有些麻烦

谢谢，
V5的片子生成的就有两个系统时钟了，郁闷。。
不改他的引脚分配的话.......但是如果他生成的给分配的引脚跟我的电路设计不一样怎么办呢？在使用MIG的时候好像没有指定引脚的，只指定bank。

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4^# 发表于 2010-04-19 00:05:19

嗯明白了，谢谢斑竹

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5^# 发表于 2010-04-19 23:27:34

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嗯明白了，谢谢斑竹

Jason_Zhang的原帖
嗯，不客气。你可以试试看。要是有问题，再讨论

好的，呵呵，我的板卡还在布板设计阶段

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6^# 发表于 2010-04-20 12:35:38

heiyux的原帖
嗯明白了，谢谢斑竹

Jason_Zhang的原帖
嗯，不客气。你可以试试看。要是有问题，再讨论

heiyux的原帖
好的，呵呵，我的板卡还在布板设计阶段

Jason_Zhang的原帖
哦，那就好。那最好还是按照MIG的分配来布板吧，免得改约束

昨天我研究了一下MIG生成的引脚分配，发现它的分配规则是由你选择的bank的第一个引脚开始，按dq0，dq1，…顺序往下排的，引脚的顺序呢是根据其差分引脚名的顺序走的，比如IO_L0P_11是bank11的第一个，IO_L0N_11是第二个，IO_L1P_11是第三个……
这样的话很不容易布线，所以我还是不按其做了。

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7^# 发表于 2010-04-20 12:37:49

becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？

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8^# 发表于 2010-04-20 23:41:28

becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

heiyux的原帖
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？

becoll的原帖
恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求这么高的系统时钟。
我的这个模块近期内还不能调，也许以后还要向你这个先行者请教呢，呵呵

呵呵，到时候一起讨论
我刚开始做XILINX，以前做的是ALTERA的
你的意思是DDRII模块两个系统时钟在外围硬件上只设计了模块操作频率的那个系统时钟，而供到idelay_ctrl的那个高频系统时钟硬件上不设计，在程序里使用DCM供给是么？

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9^# 发表于 2010-04-21 12:50:48

Jason_Zhang的原帖

一般找不到100M或200M的晶振，高频晶振通过管脚输入质量也不好。
所以都是用低频时钟过DCM产生的。

可以参考Xilinx或Altera的DDRII的板子的设计

Xilinx的ML506板卡上的设计就是通过外部供给的，用25M晶振由一个内置VCO的时钟芯片产生200MHz时钟供给FPGA。
不过我想，由FPGA内部产生的200MHz应该也可以吧。。。

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10^# 发表于 2010-04-21 12:58:14

becoll的原帖
目前的板子上也设计了这个模块，还没调到这里来

heiyux的原帖
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？

becoll的原帖
恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求这么高的系统时钟。
我的这个模块近期内还不能调，也许以后还要向你这个先行者请教呢，呵呵

heiyux的原帖
呵呵，到时候一起讨论
我刚开始做XILINX，以前做的是ALTERA的
你的意思是DDRII模块两个系统时钟在外围硬件上只设计了模块操作频率的那个系统时钟，而供到idelay_ctrl的那个高频系统时钟硬件上不设计，在程序里使用DCM供给是么？

becoll的原帖

是的。系统时钟一般情况有一个就够了，而且最好不要太高。ddr需要的时钟较多，都通过dcm产生好了。而且万一你的设计代码跑不到200M，还要把系统时钟往下降，多麻烦。

主要我担心的是：
在MIG中选了使用DCM和PLL了，所以其他很多DDRII核用到的时钟都在内部直接使用DCM产生，所以生成的核在外部接口上就没有他们，但惟独这两个系统时钟是要外部输入的，在MIG的datasheet上的时钟部分说，用户必须提供这两个时钟，如果在MIG里没有选使用DCM和PLL，那么用户需要提供所有DDRII用到得时钟，
所以我就想，如果它能直接用DCM的话，那么为什么还要单单列出来呢。。。

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