关于verilog中的#的疑问

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直达楼层
1^# 发表于 2012-07-27 21:46:35

请教个问题：#这个东西不能综合，为什么几大FPGA厂商的官方例程中却经常出现？
例如：
// counter
always @(posedge clock or negedge rst_l)
    if (!rst_l)
        cntr <= #1 8'b0;
    else if (scl_cnt_en)
        cntr <= #1 cntr + 1;
    else
        cntr <= 8'b0;

我只是在写testbench做仿真的时候用到，在编写要编译下载的代码的时候从来不用这个的。

关键词：关于 verilog 中的疑问

中华小虾。

RE: 关于verilog中的#的疑问

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2^# 发表于 2012-07-28 16:13:43

哦。谢谢啊。。我还学的不深，无法领会其中的奥妙。

中华小虾。

RE: 关于verilog中的#的疑问

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3^# 发表于 2012-08-12 22:45:43

有个回答我觉得比较专业好理解些：为了方便仿真的时候能更真实的模拟操作

中华小虾。

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