时钟引脚约束问题

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版主: 51FPGA

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heu407nan

最后登陆时间：2014-07-24 21:15:09

直达楼层
1^# 发表于 2010-04-24 10:06:58

做了一个分频器，时钟引脚clk在fpga内部怎么进行约束啊？直接约束到全局时钟上，还是？

关键词：时钟引脚约束问题

现在睡觉的话会做梦而现在学习的话会让梦实现。

Jason_Zhang

最后登陆时间：2015-01-20 09:30:43

2^# 发表于 2010-04-24 13:05:21

你对时钟及分频器的性能要求如何？
直接用一个DCM就可以了

哥研究的不是寂寞，是DPD。

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