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版主: 51FPGA

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时钟引脚约束问题

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heu407nan
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最后登陆时间：2014-07-24 21:15:09
直达楼层
1# 发表于 2010-04-24 10:06:58
做了一个分频器，时钟引脚clk在fpga内部怎么进行约束啊？直接约束到全局时钟上，还是？


关键词：时钟    引脚    约束    问题    

现在睡觉的话会做梦而现在学习的话会让梦实现 。
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