版主: 51FPGA |
whubax
最后登陆时间:2016-11-11 15:16:58 |
在vivado 2016.3版本中,使用mig生成DDR3 SDRAM的ip,全都使用默认配置,之后open example design直接编译,编译不通过,出错信息如下:
Phase 1 Generate And Synthesize MIG Cores 找到上述路径的.log文件,错误信息如下:
Caught exception: 多次尝试,所有的mig都是一样的错误,而其他ip比如aurora等都编译正常,工程文件路径并不长,不知道这是什么原因。
重装系统之后重装vivado,依然是同样的现象...... |
yhr816
最后登陆时间:2016-12-13 20:51:08 |
我在用system generator进行仿真时遇到了同样的错误,同样使用vivado 2016.3,您的问题解决了吗
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yypeng
最后登陆时间:2016-12-21 15:39:14 |
可能是路径中出现特殊字符“~”导致的吧! ADMINI~1 |
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