在vivado 2016.3版本中，使用mig生成DDR3 SDRAM的ip，全都使用默认配置，之后open example design直接编译，编译不通过，出错信息如下：

Phase 1 Generate And Synthesize MIG Cores
ERROR: [Mig 66-119] Phy core regeneration & stitching failed. Please check vivado.log and debug_core_synth.log files in the directory: C:/Users/ADMINI~1/AppData/Local/Temp/3548 to debug the problem.

找到上述路径的.log文件，错误信息如下：

Caught exception:
ERROR: [ProjectBase 2-104] Project name 'C:/Users/ADMINI~1/AppData/Local/Temp/3548/prj_ip_0.xpr' is illegal.

多次尝试，所有的mig都是一样的错误，而其他ip比如aurora等都编译正常，工程文件路径并不长，不知道这是什么原因。

重装系统之后重装vivado，依然是同样的现象......