求助各位大侠Xilinx FIFO Generator如何配置？

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版主: 51FPGA

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toeflsieasy

最后登陆时间：2015-01-13 22:10:25

直达楼层
1^# 发表于 2015-08-05 23:30:53

以10KHz的时钟写数据，写满256个数据后，关闭写使能信号，同时开启读使能信号。以50MHz的时钟读出写入的256个数据。应该怎样配置FIFO Generator？谢谢各位。

SCOFEEL

最后登陆时间：2015-01-13 22:10:09

2^# 发表于 2015-08-05 23:42:08

这个没有太大的难度吧，按正常的使用即可，深度可选512
你这个还可以用双口RAM来实现，一写一读即可，并不复杂。

huangww79

最后登陆时间：2015-10-12 22:13:51

3^# 发表于 2015-10-12 22:20:10

《Xilinx FPGA应用进阶__通用IP核详解和设计开发》这本书中有详细的FIFO生成步骤，可以对照实现。

恐高的鹰

最后登陆时间：2015-11-08 14:11:03

4^# 发表于 2015-11-08 14:07:57

有没有《Xilinx FPGA应用进阶__通用IP核详解和设计开发》这本书的电子版

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