verilog高手进

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版主: 51FPGA

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zcspring

最后登陆时间：2014-05-17 08:55:24

直达楼层
1^# 发表于 2011-12-01 19:21:25

定义如下wire[8:0] dout;reg[287:0] u;reg[4:0] a; a【i】《=u【dout】是什么意思？

关键词：verilog 高手

此贴由zcspring于2011-12-01 19:24:39最后编辑

iweimo

最后登陆时间：2012-08-27 18:03:12

2^# 发表于 2011-12-27 16:47:04

估计没人明白你想表达什么

没有未来先知，只有意想不到。

yxdz1106

最后登陆时间：2012-11-19 15:09:19

3^# 发表于 2012-01-03 20:50:49

确实没搞明白.

懿芯电子--http://shop69542095.taobao.com/。

huxiaokai2005

最后登陆时间：2014-03-18 08:55:21

4^# 发表于 2012-02-19 14:56:00

把u的某一位赋给a的某一位吧，i 不知道从哪来的，LZ把程序贴全呀

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