BBS首页 » Xilinx » Xilinx » verilog高手进

版主: 51FPGA

分享到：
共1条 1/1 1   

verilog高手进

    [您是本帖的第1753位阅读者]
zcspring
我是GG
高级会员

最后登陆时间：2014-05-17 08:55:24
直达楼层
1# 发表于 2011-12-01 19:21:25
定义如下wire[8:0] dout;reg[287:0] u;reg[4:0] a; a【i】《=u【dout】是什么意思？


关键词：verilog    高手    
此贴由zcspring于2011-12-01 19:24:39最后编辑
共1条 1/1 1   
快速回复主题
  • 匿名不能发帖！请先 [ 登陆 注册 ]