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数字锁相环 (DPLL) 参考设计
版主: 51FPGA
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数字锁相环 (DPLL) 参考设计
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Rancho
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2015-01-14 09:17:39
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发表于
2012-05-09 18:37:39
本应用指南和参考设计使用最少的外部元件和 Virtex™-4 剩余资源提供了数字锁相环 (DPLL) 解决方案。 DPLL 的性能比大多数集成的混合信号解决方案更出色。 DPLL 设计可用于很多不同应用,包括降低抖动 PLL、时钟乘法器 PLL、时钟恢复 PLL 和时钟生成器。
xapp854.pdf
关键词:
数字
锁相环
参考
设计
Rancho。
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