版主: 51FPGA |
xilinxeepw
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最后登陆时间:2014-12-22 10:03:41 |
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![]() xilinxeepw。 |
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dreamjsc
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最后登陆时间:2012-06-04 16:42:28 |
请问你要选择的IP名字是什么?我用的ISE12.1,都可以实现你要的功能。IP名字为:Clock Wizard。ISE12.2,对Spartan6肯定有倍频的IP,你好好找一下吧
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![]() 大山里的娃儿。 |
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xilinxeepw
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最后登陆时间:2014-12-22 10:03:41 |
添加后编译出现这样的错误,怎么办啊?
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![]() xilinxeepw。 |
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jackwang
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最后登陆时间:2015-01-29 08:45:11 |
lz,注意休息好
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![]() http://weibo.com/dolphinjetta。 |
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dreamjsc
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最后登陆时间:2012-06-04 16:42:28 |
你的clk是从外部管脚输入的信号?检查一下clk这根信号线。。。。,不晓得你咋个连的,因此不知道错在哪儿。 |
![]() 大山里的娃儿。 |
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hust2010
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最后登陆时间:2011-10-02 11:24:46 |
NIUREN
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杨洋阳
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最后登陆时间:2011-11-23 13:14:24 |
找红色飓风的客服问问? |
![]() hard work!!1。 |
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huxiaokai2005
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最后登陆时间:2014-03-18 08:55:21 |
xilinx时钟资源分配方法共有5种:
(1)single clock pad --> IBUFG --> BUFG --> clock distribution (2)differential clock pad --> IBUFGDS --> BUFG --> clock distribution (3) single clock pad --> IBUFG --> DCM --> BUFG --> clock distribution (4) logic --> BUFG --> clock distribution (5) logic --> DCM --> BUFG --> clock distribution 不知楼主时钟是怎么连的,以上可参考一下 |
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