ise如何查看设计可达到的最高频率？

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版主: 51FPGA

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becoll

最后登陆时间：2013-07-26 21:02:47

直达楼层
1^# 发表于 2010-09-21 22:44:11

使用ISE添加时序约束后，实现完的报告只显示是否满足时序，能不能查看设计能跑到的最高频率？

关键词：如何查看设计可达到高频率

我是伪球迷~。

Jason_Zhang

最后登陆时间：2015-01-20 09:30:43

2^# 发表于 2010-09-22 12:45:24

当然可以了。你直接查看Timing summary就可以了

Design statistics:

    Minimum period:  13.358ns{1}   (Maximum frequency:  74.862MHz)

My Email : zldpublic@gmail.com。

becoll

最后登陆时间：2013-07-26 21:02:47

3^# 发表于 2010-09-23 14:59:48

Jason_Zhang的原帖
当然可以了。你直接查看Timing summary就可以了

Design statistics:

    Minimum period:  13.358ns{1}   (Maximum frequency:  74.862MHz)

找到了，非常感谢！

我是伪球迷~。

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