如何设计双向IO总线的testbench 测试程式--高手请进

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版主: 51FPGA

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如何设计双向IO总线的testbench 测试程式--高手请进

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hardyyang

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直达楼层
1^# 发表于 2010-08-03 19:38:01

关于如何设计双向IO总线的testbench 测试程式，网上有些资料会涉及到，但我看了觉得并不深入。
由于本人刚刚学习verilog，在学一个I2C slave。但在写测试测试时面对SDA这种双向信号不知如何写
在主程式中已定义好sda为双向信号，如：IBUF sda_ibuf (.I (sda_io), .O (sda_in));
OBUFE sda_obuf (.I (1'b0), .E (drive_sda), .O (sda_io));

drive_sda为控制三态门的开关，为内部的信号，并非外部输入。那么请问各位高手，如何写测试程式得到sda在规定的时段进行输入或输出的切换呢！

急盼指教！
非常感谢！

关键词：如何设计双向总线 testbench 测试

无知者无过。

RE: 如何设计双向IO总线的testbench 测试程式--高手请进

Jason_Zhang

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2^# 发表于 2010-08-03 20:41:40

我以前发表过一个帖子，里面就有讲到双向总线的仿真，你可以搜搜看

My Email : zldpublic@gmail.com。

RE: 如何设计双向IO总线的testbench 测试程式--高手请进

hardyyang

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3^# 发表于 2010-08-04 08:23:45

dear Jason:我搜到你发表的帖子了，内容如下。你说的是oe应该是输入，可在我这个model中oe是由此model中内部信号产生，请问在仿真时是否应该在主程式中把产生它的部分程式mask掉，且把它定义为输入，这样才能在testbench中定义它把波形仿真出来呢？

非常感谢！

一般情况下，如果你所要描述的器件是个总线从设备，那么oe应该是个输入，由Testbench产生oe。正如由CPU控制RAM的读写一样。

这正好和你的描述是相反的。

assign DD = oe? ddo : 16’bz;
assign ddi = DD;

testbench：
`timescale 1ns / 1ps
initial
begin
    #100;
  oe = 1;
#20;
testReg = DD;
#100;
oe = 0;
#10;
DD = 16'd1;
  #200;

end
......

无知者无过。

RE: 如何设计双向IO总线的testbench 测试程式--高手请进

Jason_Zhang

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4^# 发表于 2010-08-04 09:09:30

如果是个主设备，那么OE就应该用内部产生的。其他操作也都是一样的

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RE: 如何设计双向IO总线的testbench 测试程式--高手请进

hardyyang

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5^# 发表于 2010-08-05 16:10:02

了解，非常感谢版主的答复。我实际上已经实现了，只是由于其他问题而导致看不到正确的结果。
谢谢

无知者无过。

RE: 如何设计双向IO总线的testbench 测试程式--高手请进

jiangnanyu

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最后登陆时间：2010-08-26 09:42:30

6^# 发表于 2010-08-25 17:50:48

DDDDDDDDDDDDDD

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