版主: 51FPGA |
becoll
最后登陆时间:2013-07-26 21:02:47 |
假设我有一个顶层设计文件top.vhd和三个子模块module1.vhd、module2.vhd和module3.vhd。
以前用quantusII的logiclock功能时允许使用synplify单独综合各模块,例如单独综合module1.vhd,生成module1.vqm文件,然后用module1.vqm替换掉原工程的module1.vhd。 现在用ISE也想用类似的方法。我用synplify单独综合了一个模块,生成edf网表文件,替换原工程相应文件时,报错说顶层设计文件不是edif格式的。 难道用synpify综合ISE的工程文件只能整体综合吗?还是我用的方法不对? 关键词:synplify 不能 单独 综合 工程 某一个 |
酒舞至尊。 |
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Jason_Zhang
最后登陆时间:2015-01-20 09:30:43 |
ISE自身也有增量综合的功能。至于用Synplify,还没试过
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哥研究的不是寂寞,是DPD。 |
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becoll
最后登陆时间:2013-07-26 21:02:47 |
Jason_Zhang的原帖 ISE自身也有增量综合的功能。至于用Synplify,还没试过 en,不过ISE的增量编译还有点不太会用。 如果某个子模块如module1.vhd满足了功能和时序条件,那么将它设为portion或使用smartguaid技术,这样下次编译时就不会影响到这个模块的逻辑了。然而我不知道该如何确定这个子模块是否满足功能和时序条件,好像在ISE工程中是不能对某一子模块单独做后仿真的(缺少sdf文件),我对在ISE中加时序约束也感到很头疼。 用synplify就不一样了,可以单独对各模块综合,添加约束,直到满足时序条件,再用生成的网表文件替换原模块文件,就能保证这个模块的逻辑在下次综合中不会改变。 继续研究中............ |
酒舞至尊。 |
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