使用vivado开发平台进行静态时序分析。有一段组合逻辑消耗时间较长，其完成后会发出使能标志传递到下一级寄存器中，表示该寄存器可以读取当前的数据。类似于

        always @ (posedge sclk)

           if(!rst_n)

             data_b <= 32'd0;

           else

             if(data_vld)

                data_b <= data_out;

但是在综合实现后，寄存器data_a和寄存器data_b 出现建立裕量不足的问题(data_a为输入数据)，请问如何解决.