在用vivado开发的时候碰到个很奇怪的问题，希望各位大牛帮帮忙，十分感谢！

    软件vivado 2015.04

    硬件正规渠道fpga,xc7a100t

    出现问题就是：

    1）加入debug，看其中一个乘法器输出的时候，发现乘法器输出不对（例化了4个，2对2不对），比对debug抓取的信号，以及查看网表，发现抓取的信号，以及乘法器的输入输出的网表连接均没问题。

         然后，不要debug，在程序内部加入fifo，通过单片机读取fifo，发现乘法器输出正常。

    2）程序中有配置芯片的代码，加入debug调试其它模块时，发现有时候芯片配置不了，debug去掉，程序正常。

    时序约束上，处理时钟为外部时钟芯片提供，通过fpga内部的pll。因此，时序约束应该是默认存在的。外部时钟芯片输出时钟，通过锁定指示来看也是稳定的。看时序报告，没有时序告警，setup ,hold等都满足。

    感觉从现象上看是加入debug后映像了时序，导致程序异常。可是又觉得debug不应该出问题，想问下首先真的是debug问题吗？是否debug在什么地方有什么设置？

    再补充一个就是，乘法器输入均为16bit有符号，有3个pepline，时钟为150M。