在用verilog的设计中用了除号“/”，综合出来结果显示这个除号是用LUT资源实现的，后仿延时到80ns以上。延时太长了，想让vivado在综合的时候用DSP48E做这个除法，但不知道怎么办。在综合选项中有没有这种优先用dsp的选项？

    PS：综合选择使用运行时间最优化的策略，但综合结果还是只消耗了LUT。