System Generator 版本13.1，Matlab版本R2010a， ISE第一步Chech Syntax通过，第二步Synthesize出现错误ERROR:HDLCompilers:91 - "cmut_1x2.v" line 17787 Module 'bmg_52_d635672928938537' does not have a port named 'ena'。这个Module是IP核，软件自动生成的，不知道为什么会有这样的错误，提示这个Module没有ena端口名。有没有遇到类似情况的？该如何解决，请知情人赐教，谢谢！


关键词：HDLCompilers:91