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版主: 51FPGA

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xilinx fpga内部信号线的延时约束

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himalaya0604
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最后登陆时间：2015-01-13 22:04:08
直达楼层
1# 发表于 2015-08-09 23:22:46
在xilinx FPGA内部，信号线节点A到B，想要延时5-10ns，在约束文件UCF里语句怎么写？
比如在D触发器，Q端通过wire约束延时5-10ns到CLEAR端实现自清零。
或者能不能做一个可控延迟线，Q端通过可控延迟线到Clear端实现自清零，会的话请给出具体做法，十分感谢！！
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