我做的玩具 MIPS 2000 Core in Verilog

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最后登陆时间：2015-01-13 22:06:15

直达楼层
1^# 发表于 2015-08-06 22:56:51

因为平时工作比较忙，断断续续用了很长时间才做到现在这个模样。

附加一条说明：
这个设计只是最基本的设计，是我自己用来理解处理器设计的。
我平时主要工作内容之一是设计优化，但这个设计没有提供优化，所以在设计优化上没有任何参考性。
这个设计大部分都是结构性描述，比较容易进行优化和修改。图虽然不是很完整，但是对理解大部分结构都有辅助作用。
另外我最近事情又开始多起来，验证工作要延后。
而且我正在学习正规的验证思想，可能以后会提供一些相对正规的方案来验证这个核。
---Oct. 18, 2012.

目前的状态(Sep.17, 2012)：
功能方面：
不支持coprocessor(这个版本暂时不考虑支持,包括cp0。)
不支持divider(Xilinx的IP的latency比较大，自己没时间做，以后会慢慢加上。)
不支持ref，syscall，break指令（如果以后支持cp0，会加上这三条指令。）
其他指令，伪指令应该都支持。
验证方面：
做过几个测试程序的post-map simulation（ISE Webpack不支持我需要的器件，以后找到破解版后会慢慢做片上的测试）。
应该还有不少问题，在这个版本中会慢慢修改掉。
结构方面：
多数都是structural description，有相应结构图。
可以像乐高一样去摆弄，拿去玩儿吧。
IP core针对的是Xilinx FPGA，换用其他厂商的FPGA时需要做相应修改。

如果发现错误或者有问题请邮件联系我。

压缩包里面的ReadMe.txt上有联系方式。

MIPS2K.rar

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