Xilinx|
版主: 51FPGA |
xilinx FIFO使用
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09120754
最后登陆时间：2015-01-13 22:08:12 |
近日在学习xilinx的FPGA开发，使用FIFO 时遇到以下问题： 写时钟占空比25%，写使能和64位数据同步于此时钟进入FIFO的写入端；读时钟占空比50%，读写时钟同频不同相。FIFO使用xilinx IP核例化的stadard FIFO，读写独立时钟，读写位宽都是64；
使用时，以一定重复频率给写时钟，写使能和数据也同步于此时钟给出，数据输出完后，时钟也停止；FIFO empty 无效后，给写使能，打一拍后数据输出。目前的问题是：写入端数据是64'H000400030000200001 ，64'H0008000700060005 的递增数据，chipscope查看时读出来的却是64'H000800030000200001，64'H000400070000600005的乱序数据，数据个数倒是对的。时序仿真是没有问题的，但在芯片里执行就出现问题了。 还请哪位大牛指点迷津！多谢！ |
RE: xilinx FIFO使用
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20122480243
最后登陆时间：2016-07-15 15:37:25 |
请问您有并行存储器相关的材料吗？可否分享一下。
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