调用Virtex-6的iodelay，工作在FIXED模式下，数据输入来自FPGA内部，当参数REFCLK_FREQUENCY与实际输入的参考时钟频率不相等时，通过modelsim后仿真发现， 延迟的tap值只与参数REFCLK_FREQUENCY有关，与实际输入的参考时钟频率无关。我想问的是，iodelay的每一个tap的延迟时间由什么决定？iodelay的内部详细结构是什么？希望详细解答，谢谢！

http://forums.xilinx.com/t5/Virtex-Family-FPGAs/the-delay-time-for-each-tap-of-iodelay/m-p/570406