在做一个v6器件的原理图，给fpga的输入时钟通常需要分配在fpga的全局时钟引脚上，但是如果时钟是从普通IO上进入FPGA的，在fpga实现上有什么方法解决这个硬件设计的问题？

另外，时钟在FPGA内部倍频后需要输出到FPGA外部给其他器件使用，那么对这个时钟输出的pin分配有什么特殊要求吗？是否也必须分配在全局时钟引脚上？或者分配在SRCC，MRCC引脚上？

1. 只能进入后加上BUFG，但是精准度大打折扣。

2. XILINX不推荐如此使用，但是如果能满足时序要求，使用也没有什么问题。

    不需要放在特定的管脚上。