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版主: 51FPGA

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如何使CPLD引脚输出高阻状态

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lilianhu
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最后登陆时间：2015-01-27 12:29:54
直达楼层
1# 发表于 2015-07-12 22:13:38

我要用到如图一个逻辑器件，当输入引脚PB31为高电平时（此时PB29为任意电平），输出引脚WDI应该为高阻状态，可是目前并未如我设计所想，请问我要如何处理！

 

输出示意图.JPG

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