最近做项目，碰到一个让我非常困惑的问题。

      用的是spartan6-25的片子，外部芯片输出240MHz的时钟给FPGA，该时钟通过LVDS的方式走线，在FPGA中例化终端电阻。240MHz的时钟经过ibufgds和bufio2之后进入pll。

      在高温箱中做实验，在升温过程中会出现pll的lock信号失锁然后重新锁定的情况，lock信号为低的时间大约是5us。常温下测试差分240MHz的时钟波形正常，用lock信号做触发，当失锁的时候，差分时钟的vpp会变小。

      怀疑是vpp不够导致的pll失锁，增大的lvds的驱动电流，还是会有失锁的情况。