我有个设计中有这么一段代码：

reg [7:0] e;

always@（posedge clock ) begin

    e<=a+b+c+d+8'd4; //a,b ,c ,d都是[5:0]

end

clock运行在160MHz的频率上，算出的e总是比理论值少4，timing report也没有报错。

当我把上面的代码修改成如下代码时，算出的结果则是对的：

reg [7:0] e;

reg [6:0] f;

reg [6:0] g;

always @ ( posedge clock) begin

    f <= a+b;

end

always @ ( posedge clock) begin

    g<= c+d;

end

always @ ( posedge clock) begin

    e <= f+g+8'd4;

end

请问，这是怎么回事呢？