Xilinx|
版主: 51FPGA |
AXI Quad SPI 状态,导致发送缺数
[您是本帖的第1383位阅读者]|
xilinx论坛
最后登陆时间：2015-03-19 10:58:07 |
AXI Quad SPI TX FIFO空时发送并未完成，如果这时候master inhibit 置1 剩余的数据就无法发送，如果采用延时方式，由于SPI时钟不一致，不同程序可能延时不同。能否在状态寄存器中增加"发送完成"状态
|
| 共1条 1/1 1 |