高速ADC接口数据与异步FIFO的诡异问题

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版主: 51FPGA

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高速ADC接口数据与异步FIFO的诡异问题

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最后登陆时间：2015-03-19 10:58:07

直达楼层
1^# 发表于 2015-06-23 21:48:42

我用V6 315接了一个高速ADC，高速ADC过来的数据经过降速后用chipscope采集回来看，当用下图1和图2两种方式分别采集时，得到的结果居然完全不同，而他们的区别仅在于数据是否进入了后继FIFO，本来正确的结果应该是数据全为0，图1方式的数据偶尔有一两个点错误，如图3所示，但图2方式下数据产生了大量错误，如图4所示，这是为何呢？

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