HDL不是C，结构决定HDL

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直达楼层
1^# 发表于 2015-06-22 20:12:34

时序逻辑的敏感列表为啥只能有时钟和复位？如下：
always@（posedge clk or negedge rst_n）
而不能再加个使能：
always@（posedge clk or negedge rst_n or posedge CE）
也不能双沿触发：
always@（posedge clk or negedge clk）
也不能沿触发 + 电平触发：
always@（posedge clk or gated_logic）
这一切究竟是为啥呢。。
无他，结构如此。下图是cycloneII的一个基本单元LE（logic element）：

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