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时序
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最后登陆时间：2015-03-19 10:58:07 |
还有人还问了笔者一个问题，IO时序不太理想，怎么优化？笔者的回答是首先先做IO的register packing。而能这么做的基础是IOB中有一个寄存器专门负责处理这种情况的。还是那句话，如果了解FPGA的结构，这些问题将不再是问题。
说到时序，当然要说静态时序分析（static timing analysis，STA）。不是所有时序问题都需要做时序约束才能解决，但是不了解时序分析的基础知识，很多要求的coding style是无完美解释通的。 比如，都在说少用if-else，而要用case，为啥？答曰，因为逻辑层级少。那为啥逻辑层级少更好？ 又比如，关于异步复位，大都处理成异步复位同步释放，那么为什么这种结构能有效解决亚问题的问题？ 再比如，有些初学者不习惯使用PLL，而喜欢用寄存器计数分频或者门控信号作为时钟，即通常所说的ripple clock和gated clock。为什么在FPGA设计中不推荐这两类时钟？ 如果有时序分析的基础，这些问题能得到很直观的理解和体会。 第八点和第九点只是告诉刚入门的新人，有这么个东西，等入门了以后表忘了有这么个领域需要攻克。 推荐阅读： a) 通向FPGA之路---七天玩转Altera之时序篇V1.0 b) 时序优化实验部分 V1.0 by foreveryoung 9.广告 以下是我做的一些笔记。 a) 2011.2.25_增量编译 by foreveryoung b) Netlist Viewer by foreveryoung c) 通向FPGA之路---七天玩转Altera之基础篇V1.0 d) 通向FPGA之路---七天玩转Altera之时序篇V1.0 e) 通向FPGA之路---七天玩转Altera之验证篇V1.0 f) 状态机设计 by foreveryoung V2.0 |
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