综合（synthesis）与映射（mapping

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最后登陆时间：2015-03-19 10:58:07

直达楼层
1^# 发表于 2015-06-21 22:06:19

由于synplify廉颇老矣，外加两家vendor，altera有了自己的Qis，xilinx有了自己的XST，使得整个设计流程都已经高度集成化。集成化带来了方便，相对的也容易使刚入门的人犯晕。在此笔者不多做解释，直接上图比较，相信能说明问题。

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module training(clk, rst_n, ce, ina, inb, outa);

input clk;

input rst_n;

input ce;

input ina;

input inb;

output outa;

reg ina_reg1;

reg ina_reg2;

reg ina_reg3;

reg inb_reg1;

reg inb_reg2;

reg inb_reg3;

reg outa;

always@(posedge clk)

begin

ina_reg1 <= ina ;

ina_reg2 <= ina_reg1 ;

ina_reg3 <= ina_reg2 ;

inb_reg1 <= inb ;

inb_reg2 <= inb_reg1 ;

inb_reg3 <= inb_reg2 ;

outa <= ina_reg3 & inb_reg3;

end

endmodule

***************************************************

在altera中综合后：

映射后：

而同样的code在xilinx中综合后：

映射后：

可以看出两家vendor综合的结果是一样的，这时还没对应到具体的FPGA底层上，只是RTL级的网表。

但映射后就明显不同了，altera使用的是多个常规的寄存器，而xilinx使用的是SRL16移位寄存器（当然不是说xilinx就更好，只是这个特列更利于xilinx特性的发挥而已）；并且出现了buffer和LUT，说明映射后的网表已经对应到FPGA的底层结构上了，这时才真正具有FPGA特色。

从映射开始便进入了非新人（不一定是高手，但一定不是刚入门的）的专属领域，即数字后端。

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