Daniel Nenni，巨型TSMC（台积电）的倡导者和 SemiWiki 博客的创建者，最近在第19届年度TSMC研讨会作出报告。现在， 如果您是一位经验丰富的FPGA用户，您就会知道其中一个真正节省的系统开发时间，是你选择一个像All Programmable  FPGA或Zynq All Programmable SoC这样的器件，从而省去对纳米级集成电路进行物理设计而赢得的时间。然而，您可能还意识不到设计这种器件有多难。Nenni 有关此次TSMC研讨会的博文对这一点提供了一些说明。

       Nenni写道：“Cliff Hou 博士谈论了65nm（低功耗）、40nm（HKMG）、20nm（双重曝光，double patterning）、16nm（FinFet）和10nm（多重曝光和侧壁，multi patterning and spacer）的设计难点。”Cliff是一位出色的演讲者，机智聪慧、风度翩翩。 …对我来说， 他呈现的最有趣的幻灯片是每个节点的设计规则对比：

• 90nm，700条规则
• 65nm，800条规则
• 40nm，1,200条规则
• 28nm，1,900条规则
• 20nm，3,000条规则
• 16nm，3,400条规则

       下面是每个节点的DRC（设计规则检查）板尺寸对比：

• 90nm ，小于20,000
• 65nm ，大于20,000
• 40nm ，小于30,000
• 28nm ，大于40,000
• 20nm ，等于80,000
• 16nm ，小于100,000

       根据这份数据，一个非常复杂的算法会使10nm的设计规则达到5,000条之多，DRC板的大小达到250,000规模。我们真的能够用现有PDF格式的DRM进行如此复杂的计算吗？

       基于上述因素（及其他众多因素），在每一个新的工艺节点，ASIC正快速脱离更多系统级设计师的掌控。因此，如果通过使用一个专门为其中一个先进工艺节点而设计或者用其中一个先进的工艺而制造的FPGA， 你就能获得先进IC工艺节点的众多优势， 那么您就值得去寻找这样一个器件作为最好的替代方案。事实上，这样的选择和替代也正在所有的市场和应用中越来越广泛。