1：设置LVDS类型差分接口，做输入时是否要外接100ohm的终端电阻？我在Cadence 的sigxplorer中使用一对LVDS做收发直连的仿真，加了100ohm电阻的电路，信号的过冲和下冲反而更大，不加终端电阻的电路反而信号很干净，是否FPGA上设置LVDS标准后内部包含了终端电阻？

2：使用V5系列的FPGA，使用差分时钟，是不是只能使用2.5供电的时钟芯片？FPGA的差分电平标准里好像没有3.3V的，都是LVDS25、LVPECL25什么的。使用交流耦合方式进行信号完整性仿真，信号变得很差，那么实际使用中，时钟输入需要交流耦合方式么？

3：xilinx v5 FPGA中的ROCKET IO的差分接口（收发和参考时钟）是什么电平标准的，UG196中介绍为CML电平，但在DS202和其它文档中对各种电平的介绍中却没有CML的说明，在V5的IBIS文件中也没有CML，在调用GTP的IP核后，用ISE生成的IBIS文件中，GTP的相关接口，包括收发和时钟均是空的，是不是GTP的信号完整性分析只能用HSPICE工具呢？

4：使用xilinxMGTKIT进行信号完整性分析，却总是提示两个错误

仿真时，出现如下错误
ERRORS:
Simulation (DESIGN TRANSMIT 2) DESIGN TRANSMIT 2 Pulse Typ Reflection Failed
ERROR(SPSIMS-56): Error messages can be found in sigxp.run/case0/sim1/waveforms.lis.
ERROR(SPSIMS-55): Hspice failed to simulate main_gen.spc in sigxp.run/case0/sim1.

用的软件版本
hspice b2008-09版本
cadence16.2版本

我把仿真文件挂在附件里，麻烦版主和大家帮我看一下，谢谢！

XilinxExample.rar