最近需要把一个自己写的逻辑文件翻译成由FPGA内部的LUT2，FDE等构成的V文件，如

  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>2 ;
  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>3 ;
  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>4 ;
  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>5 ;
  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>6 ;
  wire \U0/buffer_top_inst/tx_buffer_inst/Result<2>7 ;

..................

  FDE   \U0/buffer_top_inst/rx_buffer_inst/RX_data_51  (
    .C(LOG_CLK),
    .CE(\U0/buffer_top_inst/rx_buffer_inst/RX_crf_not0001_inv ),
    .D(\U0/buffer_top_inst/rx_buffer_inst/bram_data [51]),
    .Q(\U0/buffer_top_inst/rx_buffer_inst/RX_data [51])
  );
  FDE   \U0/buffer_top_inst/rx_buffer_inst/RX_data_52  (
    .C(LOG_CLK),
    .CE(\U0/buffer_top_inst/rx_buffer_inst/RX_crf_not0001_inv ),
    .D(\U0/buffer_top_inst/rx_buffer_inst/bram_data [52]),
    .Q(\U0/buffer_top_inst/rx_buffer_inst/RX_data [52])
  );

可以看到我写的逻辑都变成了FDE,FDR，之间连线也都像网络连线的形式，请问这是如何实现的，谢谢！！！