最近看了Vertex5 的user guide，有几张DCM，PLL的时序图不能理解。

（发现这几张时序图Xilinx在不同的ug190版本中有更新过）

问题如下：

1）PLL 时钟源是全局时钟输入缓冲器时，PLL 会补偿此通路的延迟，在图Figure 3-10，如何体现的呢？

2）Figure 3-13，DCM输入信号2，3不对齐？DCM的clkin与clkfbin不应该对其？

3）Figure 3-14，DCM的clkin与clkfbin也不对齐！

哪位高手可以帮忙解释的，谢谢

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