程序：

module div8_top(
    input [7:0] a,
    input [7:0] b,
    input clk,
    output [7:0] d,
    output [7:0] e
    );
       div8 mydiv8(.clk(clk),.dividend(a),.divisor(b),.quotient(d),
           .remainder(e),.rfd());

endmodule

测试程序：

module div8_test;

 // Inputs
 reg [7:0] a;
 reg [7:0] b;
 reg clk;

 // Outputs
 wire [7:0] d;
 wire [7:0] e;

 // Instantiate the Unit Under Test (UUT)
 div8_top uut (
  .a(a), 
  .b(b), 
  .clk(clk), 
  .d(d), 
  .e(e)
 );

 initial begin
  // Initialize Inputs
  a = 0;
  b = 0;
  clk = 0;

  // Wait 100 ns for global reset to finish
  #100;
        
  // Add stimulus here
      a=10;
  b=5;
 end
      always #5 clk=~clk;
endmodule

仿真结果：