大家好！

        才学习FPGA，最近老师让仿真Virtex5 的GTX收发器IP核，只仿真发送数据（没有用8B/10B编码）的功能，仿真测试文件里出来很多输入信号端口，比如

TILE0_CLKIN_IN  ;

TILE0_GTXRESET_IN ;
TILE0_TXDATA0_IN ;
TILE0_TXDATA1_IN ;
TILE0_TXRESET0_IN ;
TILE0_TXRESET1_IN ;
TILE0_TXUSRCLK0_IN ;
TILE0_TXUSRCLK1_IN ;
TILE0_TXUSRCLK20_IN ;
TILE0_TXUSRCLK21_IN ;

请问一下这些端口都应该怎样给激励信号？都需要人工送入输入信号吗?

看了官网给的资料，知道这些端口是做什么用的，但是觉得除了CLKIN，RESET和TXDATA端口其他的应该不用人为输入激励信号了，跟自己理解的完全不一样了...