iodelay的tap延迟问题

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iodelay的tap延迟问题

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inrxkj

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最后登陆时间：2015-01-27 16:08:44

直达楼层
1^# 发表于 2015-04-07 20:19:42

调用Virtex-6的iodelay，工作在FIXED模式下，数据输入来自FPGA内部，当参数REFCLK_FREQUENCY与实际输入的参考时钟频率不相等时，通过modelsim后仿真发现，延迟的tap值只与参数REFCLK_FREQUENCY有关，与实际输入的参考时钟频率无关。我想问的是，iodelay的每一个tap的延迟时间由什么决定？iodelay的内部详细结构是什么？希望详细解答，谢谢！

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