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xilinx论坛
最后登陆时间:2015-03-19 10:58:07 |
我用的是Xilinx的Virtex5 ML505开发板,因为xps还不大会用,所以先写了一个verilog代码来实现uart。我参考了云创工作室的那本关于FPGA的书,时钟是用33M分频得到波特率9600的16倍,要计数214.8次,根据书上写的是计数前214次为0,第215次为1这样不会有任何问题。
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